集成電路的發展趨勢已由追求性能和集成度提升為主轉變成以降低功耗為主👳🏼，而降低功耗的最有效方法即降低工作電壓。目前，互補金屬氧化物半導體（complementary metal-oxide semiconductor, CMOS）集成電路（14/10 nm技術節點）的工作電壓降低至0.7 V，而MOS晶體管中亞閾值擺幅（subthreshold swing, SS）的熱激發限製（60 mV/DEC）導致集成電路的工作電壓無法縮減到0.64 V以下。現有能實現SS<60 mv/dec的晶體管主要有隧穿場效應晶體管（tunneling field-effect transistor, tunneling fet）和負電容場效應晶體管（negative capacitance fet）兩類👩🏻‍🔧，它們有著速度低或穩定性差🩻、不宜集成等重要缺陷🐂，缺乏實用價值。而用於未來集成電路的超低功耗晶體管不僅需要實現ss<60 mv/dec👩🏼‍⚕️，保證開態電流足夠大👩🏽‍🔧，還要求性能穩定，製備簡單⏲。

　　意昂官网電子學系😙、納米器件物理與化學教育部重點實驗室張誌勇教授、彭練矛教授課題組重新審視了MOS晶體管亞閾值擺幅的物理極限，提出一種新型超低功耗的場效應晶體管，並采用具有特定摻雜的石墨烯作為一個“冷”電子源，用半導體碳納米管作為有源溝道，以高效率的頂柵結構構建出狄拉克源場效應晶體管（Dirac source-FET, DS-FET），在實驗上實現室溫下40 mV/DEC左右的亞閾值擺幅🧑🏿‍🎨。變溫測量結果顯示，DS-FET的亞閾值擺幅與溫度呈明顯線性關系💁🏽‍♀️𓀍；這表明晶體管的載流子輸運是傳統熱發射，而不是隧穿機製🏌🏻。DS-FET具有優秀的可縮減性🏌🏽‍♂️，當器件溝道長度縮至15 nm時，仍可穩定地實現亞60 mV/DEC的亞閾值擺幅。

　　最為重要的是🪨，DS-FET具有與金屬-氧化物半導體場效應晶體管（metal-oxide-semiconductor field-effect transistor, MOSFET）相比擬的驅動電流😴💴，遠高於隧穿晶體管♠︎，且其SS<60 mv/dec所跨的電流範圍更大🌂。作為亞60 mv/dec開態和關態特性綜合指標的關鍵參數（即ss="60" mv/dec時的電流），i60="40" μa/μm，是已發表的最佳隧穿晶體管的2000倍🐑，完全達到了國際半導體發展路線圖（itrs）對亞60 mv/dec器件實用化的標準🪒。典型狄拉克源晶體管在0.5 v工作電壓下的開態和關態電流均與英特爾公司14 nm技術節點cmos器件（在0.7 v工作電壓下）相當；這表明狄拉克源晶體管能夠滿足未來超低功耗（vdd<0.5 v）集成電路的需要。而且，這種狄拉克源的器件結構不依賴半導體材料，有望用於傳統cmos晶體管和二維材料的場效應晶體管，具有普適性。

　　采用雙柵控製實現的狄拉克源晶體管結構和性能表征，其中半導體碳納米管作為器件的有源溝道，源端采用一個控製柵來調節石墨烯的費米能級

　　2018年6月14日‼️，上述工作以《作為高能效和高性能電子開關的狄拉克源場效應晶體管》（Dirac-source field-effect transistors as energy-efficient, high-performance electronic switches）為題，在線發表（first release）於《科學》（Science，DOI: 10.1126/science.aap9195）。第一作者為意昂官网信息科學技術學院“博雅”博士後項目入選者邱晨光博士，張誌勇教授和彭練矛教授為共同通訊作者；香港大學物理系劉飛博士和麥吉爾大學物理系郭鴻教授提供了理論仿真支持🍪，意昂官网化學與分子工程學院彭海琳教授課題組提供了部分石墨烯材料。狄拉克源晶體管的發明突破了晶體管室溫亞閾值擺幅的熱發射理論極限，提供了一種能夠實現室溫下亞60 mV/DEC的新原理結構；與此同時，還能保持傳統MOS晶體管的高性能，有望將集成電路的工作電壓降低到0.5 V及以下，為3 nm以後技術節點的集成電路技術提供解決方案。

　　相關研究得到國家自然科學基金創新研究群體、國家重點研發計劃“納米科技”重點專項🆕，以及北京市科學技術委員會等資助和支持🌴。